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20mhz怎么分频成1hz，如何用Verilog语言20MHZ分到1KHZ

来源：整理 时间：2023-07-30 18:58:01 编辑：汇众招标 手机版

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1，如何用Verilog语言20MHZ分到1KHZ

自己写的。可以参考啊module fdivider(clk,clkout); input clk;output reg clkout;reg [14:0]count;always @ (posedge clk) if (count==10000) begin clkout=1; count=count+1; end else if (count==20000) begin clkout=0; count=0; end else count=count+1;endmodule
用计数器，计到20000/2=10000的时候让信号翻转，该信号就是1k的时钟了。
【1】如果你是老板，你不会提出这个问题！【2】如果你是员工，你不该提出这个问题！
利用megafunction中的pll

如何用Verilog语言20MHZ分到1KHZ

2，利用Verilog HDL 将20Mhz分频得到1hz

就是一个简单的计数分频，程序给你敲在下面了，计数count小于10000000时为低，大于10000000小于20000000时为高，计数等于20000000时清零重新开始，循环，这就把20M分成1Hz了，请采纳吧module div(clk,o_clk);input clk;output o_clk;reg[31:0] count;always@(posedge clk) begin if(count==20000000) count<=0; else count<=count+1; endassign o_clk=(count<10000000)?0:1;endmodule
就是一个简单的计数分频，程序给你敲在下面了，计数count小于10000000时为低，大于10000000小于20000000时为高，计数等于20000000时清零重新开始，循环，这就把20M分成1Hz了，请采纳吧module div(clk,o_clk);input clk;output o_clk;reg[31:0] count;always@(posedge clk) begin if(count==20000000) count<=0; else count<=count+1; endassign o_clk=(count<10000000)?0:1;endmodule

利用Verilog HDL 将20Mhz分频得到1hz

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